Heute geht es heute weg: Vier Männer fixieren einen Wafer-Proper

, den ich in den Halbleitergeschäften einen ziemlich abwechslungsreichen frühen Teil meiner Karriere hatte: Eine Reihe von Ereignissen führte mich dazu, Disziplinen ein wenig zu springen, und danach Ein solches Ereignis, das ich in der Test-Engineering-Abteilung an Philips-Halbleitern landete. Ich wurde mit einer Vielzahl von Oddball-Projekten beauftragt, die technische Arbeiten unterstützt, die gebrochene Aß-Ausrüstung befestigt und eine absolute Tonne des Trainings gegeben hat: gute Zeiten! Hier ist eine Geschichte, die direkt vom Oddball-Haufen kommt.

Wir mussten ein Crack-Team von Experten und High-High-High-High-High-High-Wales zusammenbauen und ein dringendes Produktionsproblem sortieren. Der Kurzschluss war, dass die Wafer-Sonde-Erhebung katastrophal wurde und der Korrelationswafer nicht den richtigen Ergebnissen gab. Wenn Sie an die Punch-Linie gelangen, erfordern Sie einen IC-Fertigungshintergrund, aber wenn Sie Geschichten über Silizium oder rot-bärtige Testingenieure mögen, lohnt es sich.

Integrierter Schaltungsdesign und -testbarkeit

Der DFT-Prozess dreht gemeinsame sequentielle Logik in die scan-testbare Logik. Beachten Sie die zusätzliche SI (SID IN) und SE (Scan-Aktivierungs-) Linien und den Scan-Chain-Anschluss
Das naive IC-Design ist einer, der die Testbarkeit in der Verfolgung des Würfelbereichs, der Entwicklungszeit und der fehlgeschlagenen Begriff der Einfachheit verfolgt. Ich kann nicht sagen, wie oft ich aus der Vergangenheit auf Geschichten gestoßen bin, in denen ein neuer Startup stolz Silizium macht, aber fast keine Testbarkeitsmerkmale aufweist, und sie werden wirklich gehämmert, wenn sie versuchen, die Produktion hochzulösen.

Der Chip kann “rechts mit dem Design” sein, indem es richtig auf den Herstellungsverfahren abzielt, und auf der Bank kann der Produktvalidierungsprozess möglicherweise zeigen, dass er innerhalb der Spezifikation ist und für den Endantrag des Kunden angemessen ist. Sobald dies geschehen ist, benötigen wir jedoch einen Überprüfungsprozess, um sicherzustellen, dass die Chips unter normalen Prozessabweichungen mit der Türstange an dieser Spezifikation ausgehen, und sie sind defektfrei. Sehen Sie diesen interessanten Guide von NASA über diese wichtige Unterscheidung.

Der erste Anruf des Testingenieurs ist das Konzept von Nullfehler-Tests, das auf Design-Unterstützung setzt, die als Design für Test (DFT) bekannt ist. Dieser Grundhandbuch wird als Einführung in diese Konzepte für interessierte Konzepte dienen.

Diese Testmethoden erfordern funktionale Änderungen an den digitalen Teilen des Designs, durch einen DFT-Ingenieur. Sie werden fast immer von dedizierten Werkzeugen als Teil des digitalen Synthesestroms automatisiert, wobei die Testmuster, die erforderlich sind, um den von einem speziellen ATPG-Werkzeug (automatisierten Testmustergenerator) erzeugten “Scan-Testmodus” zu aktivieren. Dies analysiert die Netlist der Gate-Ebene des ICs und die Ausführungen der erforderlichen Strukturprüfungen. Ein Beispiel dafür, dass ich in der Vergangenheit verwendet habe, ist Synopsys Tetramax. Es gibt viele, viele Variationen dieses Testschemas, z. B. Logic-Bist (eingebauter Selbsttest), aber das ist ein Thema für einen anderen Tag. Wie auch immer, das Ziel ist es, die Testmuster zu erhalten, die erforderlich sind, um in den Testentwicklungsprozess einzugehen, weiter in die Linie.

Der IC-Produktions- und Testprozess

Metallleiterrahmen vor der Matrize und Formung
Ein typischer 200-mm-Wafer. So schön!
Sobald das IC-Design abgeschlossen ist, muss das Ding hergestellt werden. Dies geschieht in sehr komplizierten, immens teuren Einrichtungen, im Folgenden als “Fab”, an einer Handvoll Orte auf der ganzen Welt. Unternehmen wie TSMC, SSMC oder Turm werden Ihr Design auf Vertragsbasis herstellen, die Versandwafer anwerden, wo immer sie gehen müssen, um getestet und verpackt zu werden.

Wafer werden in einem Plastikboot ausgeliefert, in der Regel 25 zu einem Zeitpunkt, zu test- und-Montageanlagen auf der ganzen Welt, wo sie optional getestet werden können, dann sägen und verpackt werden. Jeder Wafer hat Hunderte oder Tausende von identischen Kopien des Geräts, die auf einem rechteckigen Gitter über der Oberfläche getreten sind.

Je nach Montageprozess funktioniert das nächste Mal auf unterschiedliche Weise. Ältere oder einfachere Designs können nur einen einfachen Kissenring, der den Kern des Chips umgibt, mit metallisierten Kontaktbereiche für jede Verbindung (genannte “Pads”). Bei der Verpackung wird der frisch gesägte (“singulierte ‘) sterbende Matrize an einen Bleirahmen (ein metallisches Gerüst), bevor Gold (oder kupfer kürzlich) Bonddrähte zwischen diesem Leadframe und den Chip-Pads mit einem Drahtbonder verbunden sind Maschine. Das Ganze wird dann in einem Werkzeug gefüllt und aus Kunststoff gespritzt, bevor die Pakete für den “Endtest” eingerichtet sind. Viele Dinge hätten bis zu diesem Punkt schief, also ist es wichtig, die Pakete zu testen, bevor sie zur Verteilung verpackt sind.

Aus einer Testperspektive werden die Wafer unterzogen, da sie von der Fabin verarbeitet werden. Es gibt eine Reihe von speziellen Teststempeln, die um den Wafer herum übertragen werden, gemischt mit der Anwendung stirbt. Diese werden als Prozesssteuerungsmonitore (PCMS) bezeichnet und werden von der Fabin intern zur Messung der Waferqualität verwendet und sicherstellen, dass der Herstellungsvorgang innerhalb der angegebenen Parameter (daher “Prozesssteuerung”) ist. SELECT PCM-Daten werden von einem an den Endkunden geliefertautomatisierter Prozess von dem Produktingenieur (Ingenieur zuständig für Produktherstellung) zugänglich zu sein, wenn sie es brauchen. sobald die fertigen Wafer zum Test Haus heraus versendet werden, könnten sie Waferprober Tests unterzogen werden. Wenn das Paket Kosten niedrig ist, dann ist die Ausbeute Auswirkungen der nicht vor dem Verpacken testen konnte niedrig genug sein, dass es nicht zu sein wirtschaftlich rentabel Test vor dem Verpacken. Wir nennen diese Pakete ‚blind zusammengebaut‘, und so lange, wie die ‚letzten Test‘ gute Qualität ist, können wir sicher sein, der Kunde in vollem Umfang erhalten arbeiten, in-spec-Geräte. Wenn jedoch das Paket komplex und teuer, Waferproben notwendig werden, und natürlich, wenn das Produkt eine Chip-Scale-Package (zB Flip-Chip) es wird kein Paket (oder ein Leiterrahmen für diese Angelegenheit sein, ) als solche nur ein Bündel von Lötkugeln auf die RDL (Umverteilungsschicht geklebt), aber das ist ein anderes Problem.

Würfel wird mit einer Diamantsäge vereinzelten
Der allgemeine Plan ist in einer Vielzahl von Punkten zu verwenden Prüfung durch Ausmerzung schlechte Wafer (PCM-Daten) schlechten Chip (Wafer-Sonde) Gesamtqualität zu verbessern, und dann die guten sterben Verpackung auf, bevor eine abschließende Qualitätskontrolle. Bei einem der letzten Stadien Produkt kann auch für verschiedene Spezifikationen endgültige Geschwindigkeit / Leistung abgestuft (oder binned) sein. es hängt alles von dem Produkt. Welche Tests werden bei denen getan Stufe hängt auch von einer Vielzahl von Faktoren wie Test Machbarkeit mit den verfügbaren ATE-Plattformen und den erwarteten Ausfallraten vs Testkosten. Test Kostenökonomik und die anschließende Planung ist ein heikles Thema.

ATE-Systeme

Big Iron: Teradyne Katalysator ATE-Plattform – nicht fallen zu Fuß
Also lassen Sie uns sprechen über die Werkzeuge des Handels. Automatisierte Testausrüstung (ATE) ist ein bisschen weit gefasster Begriff, aber wir es hier mit gewidmet IC-Testplattformen, so dass engt den Spielraum ein wenig. Die Zielplattform war das ältere Teradyne Katalysatorsystem. Diese Maschine ist ein absolutes Tier, physisch erhebliche und schwer und saugt 3-Phasen-Strom wie seine Mode Ausgehen.

Die sogenannte Mainframe-Box enthält große Stromversorgungen, Unterstützung Schaltungen und Wellenform Quellen (wenn RF installiert ist) ist die Größe der doppelt breiten US-Stil Kühlschrank, wiegt aber in auf ein paar Tonnen. Dies wird über eine Nabelschnur mit dem Testkopf befestigt. Das letzte Bit ist das Geschäft Ende, die Testelektronik enthält, lokale Stromversorgung und ist, wo die Tester Schnittstellen zur Anwendung.

Ein typischer Test Boden mit einer Gerätehandhabungsvorrichtung mit einem Testkopf angedockt gezeigt
Die Idee, mit diesen Plattformen ist, dass, anstatt ein individueller Prüfstand pro Produkt mit einer vollständigen Palette von Geräten an die Anforderungen des Gerätes gebunden entwerfen, können Sie die Chip-Design können prüfbar sein, um innerhalb der Fähigkeiten einer Mehrzweckplattform, dann Sie brauchen nur zu konfigurieren eines mit genügend Ressourcen mit dem Gerät zu verbinden, in seinen Prüfphasen.

Ein typischer ATE Testkopf eine große Kiste über die Größe der Waschmaschine sein wird (aber wahrscheinlich mit einem Gewicht von viel mehr) einig wirklich teure Elektronik enthält. Sie sind in der Regel mit wenigen Spalten von parallelen Schlitzen angeordnet, wobei jeder Schlitz mit manchmal einen Pogo-Pin-Block hat, Hunderte von pogos pro Block. Einige Schlitzen leer sein kann, haben einige können spezielle Anschlüsse für RF und hohen Strom. unterhalb der Pogo-Blöcke werden mit Kabelbündel nach unten auf die interne Kartenkäfig verbunden ist.

Diese Karten verwenden lokale Zeitsteuerungsgeneratoren (verknüpft mit rauscharmen Takten) zu Formatmustern in Wellenformen, die in den IC zu test angetrieben werden. Es ist nicht ungewöhnlich, überhaupt für einen Testkopf nach oben von 2000 digitalen Kanälen parallel enthält mit 800 Mbps oder mehr betrieben wird. Diese Karten enthalten auch Pin Parametric Meßeinheiten (PPMUs), die Senke oder Quelle Strom, der in einem Stift und Maßnehmen. Dies ermöglicht, Defekte wie unterbrochen oder kurzgeschlossene Stifte und Stiftleckstrom getestet werden. daran erinnert, dass letzten Bit für später! Ein typischer ATE Testkopf ist parallel der Lage, mehrere ICs gleichzeitig zu testen, wenn die Ressourcen erlauben, wie ich bereits sagte, diese generischen Plattformen sind und es hängt von den Bedürfnissen des Produkts.

Roboter-Handler und Waferprober

Dies ist, wo der allgemeine ATE Bit stoppt und die benutzerdefinierte pro-Design-Bit beginnt. Um einen Chip zu testen, auf einer ATE, benötigen Sie eine Schnittstelle. Wenn das Produkt Wafer-Level-Prüfung erfordert, dann mehr Hardware benötigt wird. Neben einem manuellen Prüfstand, werde ich auch eine Prüfkarte wurden entwerfen, die auf den ATE-Kopf mit einem generischen Adapter verbinden wird ein Pogo-Turm genannt.

Die Schnittstelle zu dem Wafer ist über einen anwendungsspezifische Kreis Prüfkarte PCB, die den passenden Ring von Pogo Stege (nur Oberflächen pads) und ein großes Loch in der Mitte hat. Der Raum in der Mitte ist die Sonde ‚Spinne‘ zu nehmen, die eine kreisförmige Anordnung von fein ist, steife Drähte, jeder mit einer Biegung am Ende in einer scharfen Spitze endet. Die endgültige Form der Anordnung von Punkten, wobei die Sonde ‚Nadeln‘, ausgelegt ist, mit den Pads auf der Matrize auszurichten, und mit einem geeigneten Epoxid Aussteifung Zündsignal über die Drahtanordnung werden die Meßspitzen perfekt und Co-plana ausgerichtet werden,R. Dies ist ein sehr spezialisierter Job, um zu konstruieren, und sie sind empfindliche Baugruppen.

Eine Cantilever-Sondenkarte für einen einzelnen Standort. Beachten Sie den zentralen Epoxidstabilisierungsring
Wafer-Propers sind cool. Die Idee ist, dass Sie die Wafer-Sondenkarte in die Oberseite der Maschine anschrauben, Nadeln und dann das Ganze bis zum Aß. Der ATE-Kopf wird diesen Pogo-Turm bereits angedockt haben. Als nächstes manipulieren Sie den Testkopf nach oben, über Ihren Kopf, sodass Sie es auf den Kopf stellen können, und legen Sie ihn auf die Oberseite der Wafer-Proper-Maschine auf und sperrt mit einer Wendung eines Mechanismus auf der Sondenkarte.

Die Probiermaschine schiebt den Wafer sehr sorgfältig in das feste Sondennadelarray auf, wodurch alle elektrischen Kontakte hergestellt werden. Es weist dann den Tester an, einen oder mehrere Matrizen zu testen, und sammelt die Binning-Ergebnisse, bevor er auf den nächsten Würfel trat. Dies wird für den gesamten Wafer wiederholt, und jeder Wafer in der Kassette. Die X-y-Koordinate der Matrize- und Testergebnisse wird in einem Datalog-Strom gespeichert, so dass Wafer-Karten und Ausbeute erhalten werden können. Die Wafer-Map ist eine Nachschlagetabelle des Testergebnisses gegen die Werkzeugstandort, und dies wird in die Montagelinie eingespeist, um den guten Würfel zum Packen auszuwählen. Dies wurde früher von der maschinellen Tintenfinding-Bad-Würfel durchgeführt!

Ärger bei t’mill.

So ist das warum und wie der automatisierte IC-Test und der Entwicklungsprozess; Zurück zu unserer Geschichte! Unser Crack-Debug-Team bestand aus einem Experten in den Wafer-Proben, einem mechanischen Designer, dem Besuchs-Test-Floor-Manager von Philips Semiconductors Calamba (Philippinen) und mir, dann ein Testingenieur-in-Training.

Das Produkt war ein reifes langlaufendes Produkt, das auf 200-mm-Wafern, einem älteren Prozessknoten (höchstwahrscheinlich TSMC 350 Nm), gebaut und war sehr nur sehr ankreuzt. Bis eines Tages war es nicht. Das Wafer-Guthaben war mit einem alten Elektroglas EG4080 (PDF der neuesten 4090 verknüpften) bis zu einem Teradyne-Katalysator angestoßen. Genau eine gemeinsame Konfiguration derzeit. Die Rendite war auf Null gefallen, also das erste, was sie taten, war, einige Korrelationswafer zu führen, die vor Ort in einem speziellen Inertatmosphärenkabinett gehalten wurden. Dies waren die gleichen Wafer, die während der Entwicklung verwendet wurden, wobei alle Testergebnisse auf der Datei gehalten werden, die auf der Datei gehalten wurden, und für Nun, Korrelationszwecke, wenn ein neuer Testständer hergestellt wird. Sie konnten keinen einzigen Würfel bekommen, um zu passieren, also wurden wir angerufen, um es zu sortieren.

Das Debug

Einige Sondennadelmarkierungen
Wir teilen sich auf und überprüfen alles. Probe Guy checkte die EG4080-Setup, Kalibrierung, sah es mechanisch an und untersuchte die “Sondenmarken” mit der integrierten Hochzoom-Inspektionskamera. Diese Zeugenmarken hatten die charakteristische “kurze Furche” -Form, was darauf hindeutet, dass die Nadeln kontaktiert, dann etwas über das Pad gleit, und graben einen winzigen Graben hinein. Dies liegt daran, dass der Wafer, wie der Nadeln Kontakt machte, ein wenig weiter in die Nadel angetrieben wird, wodurch es laternen oder seitlich schieben kann. Dies fördert Oxidwäsche, wodurch ein guter elektrischer Kontakt ergibt und die Tipps scharf hält.

Es gab keinen Hinweis auf Überfahren oder Nadeln, um den falschen Weg umzulenken, und kein signifikanter Spitzenabzug. Der mechanische Kerl war stark mit diesem Prozess involviert und die Verfolgung von Tests und Überprüfungen aufrechtzuerhalten und alle Daten zu markieren. Ich habe die ATE-Kalibrierung überprüft und alle Teile des Systems inspiziert, prüfen, dass das Testprogramm die korrekte Revision war, und initiierte ein paar Tests unter der manuellen Steuerung. Ich könnte sehen, welcher Test fehlte: Leckage stecken. Alles andere war in Ordnung.

Dieser besondere Test sucht nach Defekten im Kissenring, der den Würfelkern umgibt, oder möglicherweise innerhalb des Pakets. Dies funktioniert, indem Sie alle bidirektionalen Pins zum Eingabemodus programmieren und dann einen kleinen Teststrom in alle eingegebenen Pins unter Verwendung dieses PPMU einsetzen. Die Ergebnisse waren etwas ungerade, zwei Stifte gaben recht zufällige Ergebnisse, aber das war der einzige offensichtliche Fehler. Wir rissen alles wieder ab und prüfen alle Komponenten visuell, Reinigungskontakte, Entfernen von Staub und Verunreinigungen und suche nur einen seltsamen aktuellen Pfad, der erklären könnte, was wir gesehen haben.

Der ro.